verilog

verilog中wire和reg的区别，什么时候用wire？什么时候用reg？

相信很多和我一样刚开始接触verilog语言的小白都会有这样的困惑，wire型变量和reg型变量到底有什么区别？什么情况下使用wire定义变量、什么情况下使用reg定义变量？下面就详细分析两者在使用中的区别。1.wire和reg的本质是什么wire的本质是一条没有逻辑的连线，也就是说输入时什么...
2023-04-14 15:31 阅读数 86

verilog generate的使用

之前一直在排斥对generate的使用，认为这种类似于c语言中for的循环语法并不适用于FPGA设计，因为FPGA实际上还是硬件，循环N次，就会映射N个同样的模块到FPGA，也就是多消耗的N倍的资源，为了节约资源多都会选择复用的方式来处理类循环数据。但是殊不知在处理循环数据的时候还是会消耗一定...
2023-02-16 21:45 阅读数 36

verilog数组的使用

Verilog数组
2022-11-27 11:20 阅读数 44

Verilog 语法（二）···············简单入门

经过数字逻辑电路课程的学习，大家已对多路选择器（数据选择器）有了一定的认识。本节将通过建模2选1的数据选择器，简单介绍Verilog的各级建模语言。一、RTL级建模 使用always块来对数据选择器进行描述，其后面的小括号为该always块的敏感列表（sensitive list），只要sl...
2022-04-15 14:11 阅读数 68

（65）FPGA模块复用（Verilog）

（65）FPGA模块复用（Verilog）1 文章目录1）文章目录2）FPGA入门与提升课程介绍3）FPGA简介4）FPGA模块复用（Verilog）5）技术交流6）参考资料2 FPGA入门与提升课程介绍1）FPGA入门与提升文章目的是为了让想学FPGA的小伙伴快速入门以及能力提升；2）FPG...
2022-04-02 16:00 阅读数 119

Verilog-时序电路设计

时序电路设计状态图描述module checker(Z, X, elk); parameter s0 = 2'b00, s1 = 2'b01, s2 = 2'b11, s3 = 2'bl0; output Z; input X, clk; reg [1:0] state...
2022-03-30 16:39 阅读数 146

Verilog编程陷阱——数组的声明和使用

Verilog数组声明和使用时很可能会遭遇的陷阱
2021-12-10 21:39 阅读数 41

何为乒乓操作

乒乓操作是一个经常用于数据流控制的处理技术，具有节约缓冲空间、对数据流无缝处理等特点。进行乒乓操作需要两个数据缓冲单元，可以是双端口RAM，FIFO，SDRAM等可读可写单元。实现过程如下：输入数据先进入数据缓冲模块1，待模块1写满之后，输入数据进入模块2，同时输出模块1中的数据。待模块2写满...
2021-12-02 15:21 阅读数 31

FPGA驱动OLED Verilog代码 （二）------ OLED初始化

一、概述： 逐字节发送初始化命令给OLED，设置OLED的一些寄存器。当然，我自己肯定也没有去研究过应该发哪些命令（毕竟用32的使用都是直接copy的代码），然后现在也是参照之前32驱动OLED的初始化命令来实现OLED的初始化。 先贴一份32的代码（大伙也可以自己去改编为Veri...
2021-11-26 00:13 阅读数 291

system verilog基础知识总结与复习(数组、队列、数据结构）

本文章大多以提问的形式给出问题，并尝试解答，主要目的是为了帮助自己复习sv基础知识，不足之处还请指正，以便共同学习！一、数组、队列、数据结构1.sv新增的数据类型logic，与wire，reg相比它有什么特点？ wire: 表示物理器件之间的连线，不存储值，常用于assign引导的连续赋...
2021-09-23 18:25 阅读数 131
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