generate

verilog generate的使用

之前一直在排斥对generate的使用，认为这种类似于c语言中for的循环语法并不适用于FPGA设计，因为FPGA实际上还是硬件，循环N次，就会映射N个同样的模块到FPGA，也就是多消耗的N倍的资源，为了节约资源多都会选择复用的方式来处理类循环数据。但是殊不知在处理循环数据的时候还是会消耗一定...
2023-02-16 21:45 阅读数 38
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